Reg的定义

    在Verilog-1995中定义和初始化reg需要两条语句，而在Verilog-2001中可以合成一条语句。

  实例如下：
  Verilog-1995:
  reg ck;
  initial
  clk = 0;
 
  Verilog-2001:
  reg clock = 0;