Verilog-2001组合逻辑敏感信号通配符

      在组合逻辑设计中，需要在敏感信号列表中包含所有组合逻辑输入信号，以免产生锁存器。在大型的组合逻辑中比较容易遗忘一些敏感信号，因此在Verilog-2001中可以使用@*包含所有的输入信号作为敏感信号。
   
    always @* //combinational log sensitivity
    if (sel)
    y = a;
    else
    y = b;
   
    这样做的好处是避免敏感表芯合不完整导致的latch。