什么是PLL？

     （ , Phase k loop）是一个环路控制系统，由基准(fref)和输出频率（fout）的产生压控的控制信号，从而调整输出频率和，直到输出频率和相位达到预期值。

     在Ara 内部，一般有4个PLL，用于产生设计所需频率的一个或者多个内部时钟和相位。更多信息请参考 F时钟生成。